VSCode配合Quartus开发FPGA(环境设置教程，提高开发效率)

使用VSCode配合Quartus开发FPGA可提升效率，核心是结合VSCode的代码编辑功能与Quartus的编译仿真能力。首先安装Quartus、VSCode及Python，再安装VHDL/Verilog插件和Makefile Tools等扩展。配置系统环境变量，将Quartus命令路径加入PATH。推荐创建Makefile自动化流程，或通过tasks.json直接调用Quartus命令实现编译、下载等任务。可选配置settings.json以实现代码格式化和文件关联。仿真可通过编写Tcl脚本并配置Task调用ModelSim运行，波形仍需在Quartus工具中查看。代码提示不准问题可通过正确配置插件、设置include路径、排除语法错误和清除缓存解决。调试分两步：软件仿真用ModelSim验证逻辑，硬件调试用SignalTap II捕获信号，虽需在Quartus中完成，但代码编写和管理可在VSCode高效进行。该方案实现开发流程一体化，显著提升FPGA开发体验。

使用VSCode配合Quartus开发FPGA，可以显著提高开发效率，核心在于利用VSCode的强大代码编辑功能和Quartus的编译、仿真能力，通过合理的配置，实现代码编写、编译、仿真的一体化流程。

Quartus本身IDE略显笨重，代码编辑功能相对简陋，而VSCode拥有丰富的插件和强大的代码编辑能力，两者结合能带来更好的开发体验。

解决方案

1. 安装必要的软件：

   • Quartus Prime (建议选择版本18.0或更高，根据你的FPGA型号选择合适的版本)
   • VSCode (最新稳定版)
   • Python (建议3.7或更高版本，用于一些辅助脚本)

2. 安装VSCode插件：

   • VHDL/Verilog/SystemVerilog: 提供语法高亮、代码补全、格式化等功能，推荐

     ms-vscode.vhdl

     ，

     mshr-h.VerilogHDL

     或者

     redhat.vscode-systemverilog

     。选择一个你习惯的即可。

   • Makefile Tools: 用于管理编译流程，如果你使用Makefile的话。

     ms-vscode.makefile-tools
   • (可选) 波形查看器: 如果需要直接在VSCode中查看仿真波形，可以安装相应的插件，例如

     Alchitry.alchitry-loader

     (仅支持Alchitry板卡，但可以参考其实现思路)。 更通用的做法是使用Quartus自带的SignalTap II或者ModelSim查看。

3. 配置环境变量：

   • 确保Quartus的命令工具（例如

     quartus_sh

     ，

     quartus_map

     等）的路径已经添加到系统的

     PATH

     环境变量中。 通常Quartus安装时会提示你是否添加，如果没有，你需要手动添加。 路径一般在

     C:intelFPGA_lite版本号quartusbin64

     (Windows) 或

     /opt/intelFPGA_lite/版本号/quartus/bin64

     (Linux) 类似的位置。

4. 创建Makefile (可选，但强烈推荐)：

   • Makefile可以自动化编译、仿真等流程。 一个简单的Makefile示例：

   PROJECT_NAME = my_project TOP_LEVEL_ENTITY = top_module QUARTUS_PROJECT_FILE = $(PROJECT_NAME).qpf  # Quartus 命令路径 (根据你的实际安装路径修改) QUARTUS_ROOTDIR = /opt/intelFPGA_lite/20.1/quartus QUARTUS_BINDIR = $(QUARTUS_ROOTDIR)/bin64  # 源文件列表 (根据你的实际文件修改) HDL_SOURCES = src/top_module.v src/sub_module.v  all: compile  compile:     $(QUARTUS_BINDIR)/quartus_sh --flow compile $(QUARTUS_PROJECT_FILE)  program:     $(QUARTUS_BINDIR)/quartus_pgm -m jtag -o "p;output_file.sof"  clean:     rm -rf db/ incremental_db/ output_files/ 
   • 将上述Makefile保存到你的工程目录中，并根据你的实际情况修改

     PROJECT_NAME

     ，

     TOP_LEVEL_ENTITY

     ，

     QUARTUS_PROJECT_FILE

     ，

     QUARTUS_ROOTDIR

     ，

     HDL_SOURCES

     等变量。

5. 配置VSCode Tasks (使用Makefile)：

   • 在VSCode中，按下

     Ctrl+Shift+P

     (Windows/Linux) 或

     Cmd+Shift+P

     (macOS)，输入 “Tasks: Configure Task”，选择 “Create tasks.json from template”，然后选择 “Makefile”。

   • VSCode会自动生成一个

     tasks.json

     文件，其中包含了编译、构建等任务。 你可以根据需要修改这些任务，例如添加仿真任务。

6. 配置VSCode Tasks (不使用Makefile)：

   • 如果你不想使用Makefile，也可以直接在

     tasks.json

     中配置Quartus命令。 例如：

   {     "version": "2.0.0",     "tasks": [         {             "label": "Quartus Compile",             "type": "shell",             "command": "quartus_sh",             "args": [                 "--flow",                 "compile",                 "my_project.qpf"             ],             "options": {                 "cwd": "${workspaceFolder}"             },             "problemMatcher": []         }     ] }
   • 同样，你需要根据你的实际情况修改

     command

     和

     args

     字段。

7. 配置VSCode Settings (可选):

   • 在

     .vscode/settings.json

     文件中，可以配置一些VSCode的全局设置，例如：

   {     "files.associations": {         "*.v": "verilog",         "*.vhdl": "vhdl"     },     "editor.formatOnSave": true,     "editor.defaultFormatter": "ms-vscode.vhdl" // 或者你选择的其他格式化插件 }

   • files.associations

     用于指定文件类型和对应的语言模式。

   • editor.formatOnSave

     用于在保存时自动格式化代码。

   • editor.defaultFormatter

     用于指定默认的代码格式化工具。

8. 开始开发：

   • 在VSCode中打开你的FPGA工程目录，编写代码，使用配置好的Tasks进行编译、仿真等操作。

如何在VSCode中集成Quartus的仿真功能？

集成Quartus仿真功能到VSCode略微复杂，因为Quartus的ModelSim需要单独启动。一个可行的方案是：

1. 编写Tcl脚本： 编写一个Tcl脚本，用于启动ModelSim并运行仿真。 例如：

   # simulation.tcl vlib work vcom -93 src/top_module.vhd  # 假设是VHDL代码 vsim top_module_tb  # 假设有testbench run -all quit -f

2. 配置VSCode Task： 在

   tasks.json

   中配置一个Task，用于执行该Tcl脚本。

   {     "label": "Quartus Simulate",     "type": "shell",     "command": "vsim",     "args": [         "-do",         "simulation.tcl"     ],     "options": {         "cwd": "${workspaceFolder}"     },     "problemMatcher": [] }

3. 运行仿真： 在VSCode中运行该Task，ModelSim会自动启动并运行仿真。 你需要手动查看ModelSim的波形窗口。

更高级的集成方案可能需要使用Python脚本来解析ModelSim的输出，并在VSCode中显示波形，但这需要更深入的定制开发。 一个折中的方案是，在VSCode中编写代码，使用Quartus进行编译和仿真，然后在Quartus的SignalTap II或者ModelSim中查看波形。

如何解决VSCode中Verilog/VHDL代码提示不准确的问题？

代码提示不准确通常是由于以下原因：

1. 插件配置不正确： 确保你安装了合适的Verilog/VHDL插件，并且配置正确。 不同的插件可能有不同的配置方法，请参考插件的官方文档。

2. 缺少include路径： 如果你的代码中使用了

   include

   指令，需要告诉插件include文件的路径。 可以在

   .vscode/settings.json

   中配置

   verilog.includePath

   或者

   vhdl.libraryPaths

   (具体取决于你使用的插件)。

3. 语法错误： 代码中存在语法错误可能会导致插件无法正确解析代码，从而导致代码提示不准确。 仔细检查你的代码，确保没有语法错误。

4. 缓存问题： 有时候插件可能会出现缓存问题，导致代码提示不准确。 尝试重启VSCode或者清除插件的缓存。

5. 工程配置不完整： 某些插件可能需要读取Quartus的工程文件（.qpf）来提供更准确的代码提示。 确保插件已正确配置以读取工程文件。

如何使用VSCode进行FPGA的调试？

FPGA调试通常分为软件仿真和硬件调试两个阶段。

1. 软件仿真： 如前所述，可以使用ModelSim进行软件仿真。 编写Testbench，模拟FPGA的输入，观察FPGA的输出，从而验证设计的正确性。

2. 硬件调试： 硬件调试通常使用Quartus的SignalTap II Logic Analyzer。 SignalTap II可以捕获FPGA内部的信号，并在Quartus中显示波形。

虽然不能直接在VSCode中进行硬件调试，但可以：

• 在VSCode中编写和修改代码。
• 使用Quartus编译代码，并生成Programming File (.sof)。
• 使用Quartus Programmer将Programming File下载到FPGA中。
• 使用SignalTap II捕获FPGA内部的信号，并在Quartus中分析波形。

未来的发展趋势可能是将SignalTap II的功能集成到VSCode中，从而实现更方便的硬件调试。 但目前， 仍然需要在Quartus中进行硬件调试。

总而言之，VSCode配合Quartus开发FPGA，关键在于选择合适的插件，配置好环境变量，并使用Makefile或者VSCode Tasks自动化编译、仿真等流程。虽然硬件调试仍然需要在Quartus中进行，但VSCode可以大大提高代码编写和管理效率。